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1 MIPI DSI 回路
RV1126BにはMIPI DPHY DSI TXがあり、MIPI V1.2バージョンをサポートし、合計4レーンで1.5Gbps/Laneの最大伝送速度をサポートします。最大解像度は1920x1080@60Hzです。
💡MIPI DPHY DSI TXインターフェース設計時の注意事項：
- 1/2/4レーン（Lane）モードをサポートしています。1レーン時のデフォルトはD0、2レーン時のデフォルトはD0/D1となります。
- MIPIデータレーンはレーン間のスワップ（入れ替え）には対応しておらず、1対1で接続する必要があります。また、レーン内のP/N極性スワップ（反転）にも対応していません。
- コネクタ経由で基板間（BtoB）接続を行う場合は、シリーズ抵抗（2.2Ωを目安とし、最終的にはSIテストの基準を満たす値を設定すること）を挿入し、TVSダイオードのパターンを確保（フットプリントを予約）することを推奨します。
MIPI DSI 回路
表 MIPI DSI 信号の説明
| 信号 | 接続方法 | 説明 |
|---|---|---|
| MIPI_DPHY0_TX_D0N / MIPI_DPHY0_TX_D0P | 直結。電磁放射（EMI）を抑制するため、コモンモードチョークコイルのフットプリント確保を推奨。 | MIPI_DPHY0_TX データ Lane0 出力 |
| MIPI_DPHY0_TX_D1N / MIPI_DPHY0_TX_D1P | 直結。電磁放射（EMI）を抑制するため、コモンモードチョークコイルのフットプリント確保を推奨。 | MIPI_DPHY0_TX データ Lane1 出力 |
| MIPI_DPHY0_TX_D2N / MIPI_DPHY0_TX_D2P | 直結。電磁放射（EMI）を抑制するため、コモンモードチョークコイルのフットプリント確保を推奨。 | MIPI_DPHY0_TX データ Lane2 出力 |
| MIPI_DPHY0_TX_D3N / MIPI_DPHY0_TX_D3P | 直結。電磁放射（EMI）を抑制するため、コモンモードチョークコイルのフットプリント確保を推奨。 | MIPI_DPHY0_TX データ Lane3 出力 |
| MIPI_DPHY0_TX_CLKN / MIPI_DPHY0_TX_CLKP | 直結。電磁放射（EMI）を抑制するため、コモンモードチョークコイルのフットプリント確保を推奨。 | MIPI_DPHY0_TX クロック出力 |
| MIPI_DSI0_PWM | 直結 | ディスプレイバックライト輝度制御信号 |
| MIPI_DSI0_RST | プルアップ | ディスプレイリセット信号 |
| RST_TOUCH | プルアップ | 静電容量方式タッチパネル リセット信号 |
| INT_TOUCH | プルアップ | 静電容量方式タッチパネル 割り込み信号 |
| I2C_SCL_TP0 | プルアップ | 静電容量方式タッチパネル I2Cクロック信号 |
| I2C_SDA_TP0 | プルアップ | 静電容量方式タッチパネル I2Cデータ信号 |
1.1 PCB設計の推奨事項
- すべてのESD保護デバイスは、インターフェースの箇所に配置する必要があります。
- I2Cのクロック信号は個別にグラウンドガード（GNDシールド/包地）を行い、外部への放射干渉を防ぐため、200mil間隔ごとに少なくとも1つのGNDビアを追加する必要があります。
表 配線要件 - MIPI-DPHY
| パラメータ | 要件 |
|---|---|
| 配線インピーダンス | 差動 100Ω ±10%（目標インピーダンス100Ωを優先して選択し、基板のスタックアップで100Ωを満たせない場合は、少なくとも95Ω ±10%のインピーダンスを確保してください。） |
| 差動ペア内の最大遅延差（スキュー） | < 6mil |
| クロックとデータ間の等長配線 | < 12mil |
| 配線長 | < 6インチ |
| 各信号に許容されるビア数 | 4個以内を推奨 |
| 差動ペア間のクリアランス（Air gap） | MIPI配線幅の4倍以上を推奨、少なくともMIPI配線幅の3倍を確保 |
| MIPIと他の信号線とのクリアランス（Air gap） | MIPI配線幅の4倍以上を推奨、少なくともMIPI配線幅の3倍を確保 |
2 MIPI CSI 回路
RV1126Bは2系統のMIPI CSI RX入力を備えており、いずれもMIPI V1.2バージョンをサポートし、レーンあたりの最大伝送レートは2.5Gbps/Laneです。実際のアプリケーションでは、各ポートの1x4レーンを2x2レーン入力に分割（スプリット）することで、最大4系統のMIPI CSI RX入力を同時にサポート可能です。ただし、コアボード（SoM）からは2系統のMIPI CSI CLKしか引き出されていないため、実際には2系統のMIPI CSI RX入力のみのサポートとなります。
MIPI CSI 回路
表 MIPI CSI 信号
| 信号 | 接続方式 | 概要 |
|---|---|---|
| MIPI_CSI0_RX_D0P MIPI_CSI0_RX_D0N | 直結。放射ノイズ（EMI）抑制のため、コモンモードチョークコイルのパターン確保を推奨。 | MIPI CSI0 データレーン0 入力 |
| MIPI_CSI0_RX_D1P MIPI_CSI0_RX_D1N | 直結。放射ノイズ（EMI）抑制のため、コモンモードチョークコイルのパターン確保を推奨。 | MIPI CSI0 データレーン1 入力 |
| MIPI_CSI0_RX_D2P MIPI_CSI0_RX_D2N | 直結。放射ノイズ（EMI）抑制のため、コモンモードチョークコイルのパターン確保を推奨。 | MIPI CSI0 データレーン2 入力 |
| MIPI_CSI0_RX_D3P MIPI_CSI0_RX_D3N | 直結。放射ノイズ（EMI）抑制のため、コモンモードチョークコイルのパターン確保を推奨。 | MIPI CSI0 データレーン3 入力 |
| MIPI_CSI0_RX_CLK0P MIPI_CSI0_RX_CLK0N | 直結。放射ノイズ（EMI）抑制のため、コモンモードチョークコイルのパターン確保を推奨。 | MIPI CSI0 クロック0 入力 |
| MIPI_CSI0_CLK | 直結 | MIPI CSI0 マスタークロック |
| MIPI_CSI0_PWDN | 直結 | MIPI CSI0 イネーブル信号 |
| MIPI_CSI0_RST | プルアップ | MIPI CSI0 リセット信号 |
2.1 PCB設計の説明（MIPI共通）
- I2Cクロック信号は、単独でグラウンドシールド（GNDガードトレース/包地）を行う必要があります。外部への放射干渉を防ぐため、200mil間隔ごとに少なくとも1つのGNDビアを追加してください。
- MIPI_CSIの配線（パターン）要件は以下の通りです：
| パラメータ | 要件 |
|---|---|
| 配線インピーダンス | 差動 100Ω ±10% (ターゲットインピーダンスは100Ωを優先。基板の層構成により100Ωの実現が困難な場合でも、少なくとも95Ω ±10%を満たすこと。) |
| 差動ペア内最大遅延差 (ペア内スキュー) | < 6mil |
| クロック・データ間の等長 (ペア間スキュー) | < 12mil |
| 配線長 | < 6inch |
| 各信号の許容ビア数 | 4個以下を推奨 |
| 差動ペア間のギャップ (Airgap) | MIPI配線幅の4倍以上を推奨。最低でも3倍を確保すること。 |
| MIPIと他信号間のギャップ (Airgap) | MIPI配線幅の4倍以上を推奨。最低でも3倍を確保すること。 |
3. オーディオ回路
3.1 DSMオーディオインターフェース回路
DSM（Digital Signal Modulator）オーディオは、オーディオPCMデータを直接1bitの信号ストリームに変換して出力します。インターフェースから出力されるデジタル信号は、RCローパスフィルタ処理を経てアナログオーディオ信号として出力されます。
DSMオーディオインターフェース回路
DSMオーディオインターフェース信号
| 信号 | 接続方式 | 説明 |
|---|---|---|
| DSM_AUD_RP | RCローパスフィルタを直列に接続 | DSM出力 右チャンネル P端子 |
| DSM_AUD_RN | RCローパスフィルタを直列に接続 | DSM出力 右チャンネル N端子 |
DSMオーディオインターフェース設計上の注意事項：
- DSM出力のRCフィルタ回路は削除しないでください。
- 差動オーディオ出力を2系統のシングルエンドオーディオ出力に分割して使用することはできません。また、音質が劣化するためシングルエンドモードの使用は推奨しません。
- SAI2_SDOは内部でDSMモジュールに接続されているため、DSMモジュールを使用する場合、外部のSAI2_SDOは使用できません。
3.1.1 PCB設計の推奨事項
- オーディオ信号は高速デジタル信号から分離（アイソレーション）する必要があります。
- オーディオセクション全体で独立したオーディオグラウンド（ベタアース）を設ける必要があります。
3.2 MIC（マイク）回路
メインボードには1組のMIC差動入力インターフェースが統合されています。差動およびシングルエンドのMIC入力をサポートしており、下図は差動MIC入力のリファレンス回路です。
マイク回路
表 イヤホン回路信号の説明
| 信号 | 接続方式 | 説明 |
|---|---|---|
| MIC0_P | 抵抗とコンデンサ（RC）を直列に接続 | AUDIO ADC 差動信号 MICP入力 |
| MIC0_N | 抵抗とコンデンサ（RC）を直列に接続 | AUDIO ADC 差動信号 MICN入力 |
Audio ADCインターフェース設計上の注意事項：
- MICの差動入力を2系統のシングルエンド入力に分割して使用することはできません。
- 入力インターフェースはすべてLINE_INまたはMIC_INの入力チャンネルとして使用できます。入力デバイスがパッシブMIC（コンデンサマイクなど）の場合、1.8Vのバイアス電圧を供給する必要があります。アクティブ入力デバイスの場合は不要です。
- MIC入力のバイアス電圧には、電源ノイズを改善するためにRC回路を予約配置してください。
3.2.1 PCB設計の推奨事項
- オーディオ信号は高速デジタル信号から分離する必要があります。
- オーディオセクション全体で独立したオーディオグラウンド（ベタアース）を設ける必要があります。