Timing Report

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Design Name vga
Device, Speed (SpeedFile Version) XC2C256, -7 (14.0 Advance Product Specification)
Date Created Wed Sep 25 00:07:40 2013
Created By Timing Report Generator: version M.70d
Copyright Copyright (c) 1995-2010 Xilinx, Inc. All rights reserved.

Summary

Performance Summary
Min. Clock Period 11.900 ns.
Max. Clock Frequency (fSYSTEM) 84.034 MHz.
Limited by Cycle Time for clk
Clock to Setup (tCYC) 11.900 ns.
Clock Pad to Output Pad Delay (tCO) 6.000 ns.

Timing Constraints

Constraint Name Requirement (ns) Delay (ns) Paths Paths Failing
TS_clk 20.0 11.9 480 0


Constraint: TS_clk

Description: PERIOD:clk:20.000nS:HIGH:10.000nS
Path Requirement (ns) Delay (ns) Slack (ns)
x_cnt<8>.Q to valid.D 20.000 11.900 8.100
x_cnt<8>.Q to x_dis<4>.D 20.000 11.900 8.100
x_cnt<8>.Q to x_dis<5>.D 20.000 11.900 8.100



Number of constraints not met: 0

Data Sheet Report

Maximum External Clock Speeds

Clock fEXT (MHz) Reason
clk 84.034 Limited by Cycle Time for clk

Setup/Hold Times for Clocks


Clock to Pad Timing

Clock clk to Pad
Destination Pad Clock (edge) to Pad
vga_b 6.000
vga_g 6.000
vga_hsync 6.000
vga_r 6.000
vga_vsync 6.000


Clock to Setup Times for Clocks

Clock to Setup for clock clk
Source Destination Delay
x_cnt<8>.Q valid.D 11.900
x_cnt<8>.Q x_dis<4>.D 11.900
x_cnt<8>.Q x_dis<5>.D 11.900
x_cnt<8>.Q x_dis<6>.D 11.900
x_cnt<8>.Q x_dis<7>.D 11.900
x_cnt<9>.Q valid.D 11.900
x_cnt<9>.Q x_dis<4>.D 11.900
x_cnt<9>.Q x_dis<5>.D 11.900
x_cnt<9>.Q x_dis<6>.D 11.900
x_cnt<9>.Q x_dis<7>.D 11.900
valid.Q valid.D 7.100
valid.Q vga_b.D 7.100
valid.Q vga_g.D 7.100
valid.Q vga_r.D 7.100
valid_y.Q valid.D 7.100
valid_y.Q valid_y.D 7.100
vga_b.Q vga_b.D 7.100
vga_g.Q vga_g.D 7.100
vga_hsync.Q vga_hsync.D 7.100
vga_r.Q vga_r.D 7.100
vga_vsync.Q vga_vsync.D 7.100
x_cnt<0>.Q valid.D 7.100
x_cnt<0>.Q vga_hsync.D 7.100
x_cnt<0>.Q x_cnt<10>.D 7.100
x_cnt<0>.Q x_cnt<4>.D 7.100
x_cnt<0>.Q y_cnt<1>.D 7.100
x_cnt<0>.Q y_cnt<3>.D 7.100
x_cnt<0>.Q y_cnt<4>.D 7.100
x_cnt<0>.Q y_cnt<7>.D 7.100
x_cnt<0>.Q y_cnt<9>.D 7.100
x_cnt<10>.Q valid.D 7.100
x_cnt<10>.Q vga_hsync.D 7.100
x_cnt<10>.Q x_cnt<10>.D 7.100
x_cnt<10>.Q x_cnt<4>.D 7.100
x_cnt<10>.Q x_dis<2>.D 7.100
x_cnt<10>.Q x_dis<3>.D 7.100
x_cnt<10>.Q x_dis<4>.D 7.100
x_cnt<10>.Q x_dis<5>.D 7.100
x_cnt<10>.Q x_dis<6>.D 7.100
x_cnt<10>.Q x_dis<7>.D 7.100
x_cnt<10>.Q x_dis<8>.D 7.100
x_cnt<10>.Q x_dis<9>.D 7.100
x_cnt<10>.Q y_cnt<1>.D 7.100
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x_cnt<10>.Q y_cnt<7>.D 7.100
x_cnt<10>.Q y_cnt<9>.D 7.100
x_cnt<11>.Q valid.D 7.100
x_cnt<11>.Q vga_hsync.D 7.100
x_cnt<11>.Q x_cnt<10>.D 7.100
x_cnt<11>.Q x_cnt<4>.D 7.100
x_cnt<11>.Q x_dis<2>.D 7.100
x_cnt<11>.Q x_dis<3>.D 7.100
x_cnt<11>.Q x_dis<4>.D 7.100
x_cnt<11>.Q x_dis<5>.D 7.100
x_cnt<11>.Q x_dis<6>.D 7.100
x_cnt<11>.Q x_dis<7>.D 7.100
x_cnt<11>.Q x_dis<8>.D 7.100
x_cnt<11>.Q x_dis<9>.D 7.100
x_cnt<11>.Q y_cnt<1>.D 7.100
x_cnt<11>.Q y_cnt<3>.D 7.100
x_cnt<11>.Q y_cnt<4>.D 7.100
x_cnt<11>.Q y_cnt<7>.D 7.100
x_cnt<11>.Q y_cnt<9>.D 7.100
x_cnt<1>.Q valid.D 7.100
x_cnt<1>.Q vga_hsync.D 7.100
x_cnt<1>.Q x_cnt<10>.D 7.100
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x_cnt<5>.Q valid.D 7.100
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x_cnt<5>.Q x_dis<5>.D 7.100
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x_cnt<5>.Q x_dis<8>.D 7.100
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x_cnt<5>.Q y_cnt<1>.D 7.100
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x_cnt<6>.Q valid.D 7.100
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x_cnt<6>.Q x_cnt<10>.D 7.100
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x_cnt<8>.Q x_dis<8>.D 7.100
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Analysis Completed: Wed Sep 25 00:07:41 2013